ID บทความ: 000098408 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 02/08/2024

ทําไมพอร์ต o_p0_rx_hi_ber ของ F-Tile Ethernet Multirate FPGA IP assert ทําตาม AN/LT และ DR จาก 100GE-4 ไปยังโปรไฟล์ 2x50GE-1 เมื่อจําลองตัวอย่างการออกแบบ F-Tile Dynamic Reconfiguration Suite FPGA IP

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.4 และใหม่กว่า พอร์ต o_p0_rx_hi_ber ของ F-Tile Ethernet Multirate FPGA IP สามารถดําเนินการตามการฝึกอบรมการต่อรองอัตโนมัติและ Link (AN/LT) และ Dynamic Reconfiguration(DR) จากโปรไฟล์ 100GE-4 ไปยังโปรไฟล์ 2x50GE-1 ในการจําลองตัวอย่างการออกแบบ F-Tile Dynamic Reconfiguration Suite FPGA IP

    ปัญหานี้ไม่ส่งผลต่อตัวอย่างการออกแบบในฮาร์ดแวร์

    ความละเอียด

    ปัญหานี้ได้รับการแก้ไขโดยเริ่มด้วยซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 24.2

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้