คำอธิบาย
เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.3 และใหม่กว่า พาร์ทเนอร์ลิงค์ของคุณอาจรายงานข้อผิดพลาดบิตจาก F-Tile PMA/FEC Direct PHY FPGA IP เมื่อพารามิเตอร์ Tx tile Interface Fifo Mode ถูกตั้งค่าเป็น "Register"
ความละเอียด
เพื่อหลีกเลี่ยงปัญหานี้ ทําการอ่านและเขียนต่อไปนี้บนบัส reconfig_pdp ของ IP:
- อ่าน 0x6000 รีจิสเตอร์สําหรับช่องสัญญาณของ IP ทั้งหมด
- บิตการเขียน [10:9] ของการลงทะเบียนไปยัง 2'b10 ปล่อยให้รีจิสเตอร์ที่เหลือทั้งหมดไม่เปลี่ยนแปลง (ดําเนินการอ่านการเขียนแบบปรับเปลี่ยน)
ปัญหานี้ถูกกําหนดให้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® Prime Pro Edition ในอนาคต