เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Standard Edition เวอร์ชัน 23.1 และรุ่นก่อนหน้า คุณอาจเห็นข้อผิดพลาดภายในระหว่างขั้นตอนการวิเคราะห์และการสังเคราะห์ ข้อผิดพลาดภายในนี้อาจเกิดขึ้นถ้าโครงการได้หลบหนีชื่อเช่น "reg [7:0] \ xxx_reg[0];"
เพื่อหลีกเลี่ยงปัญหานี้ ห้ามใช้ชื่อหลบหนีในไฟล์ Verilog HDL หรือ VHDL