ทําไมพารามิเตอร์ 'pll_slf_rst' ตั้งค่าเป็นเท็จเมื่อเปิดใช้งานการรีเซ็ต PLL อัตโนมัติใน PLL FPGA IP ในอุปกรณ์ V/Arria® V/Cyclone® V Stratix®

ในซอฟต์แวร์ Quartus® Prime Standard Edition เวอร์ชัน 23.1 และรุ่นก่อนหน้า คุณอาจเห็นพารามิเตอร์ pll_slf_rst ถูกตั้งค่าเป็น เท็จ ภายใต้ส่วน Analysis & Synthesis ของรายงานการคอมไพล์ในการออกแบบที่เน้น Stratix®อุปกรณ์ V/Arria® V/Cyclone® V แม้ว่าคุณสมบัติการรีเซ็ตอัตโนมัติ PLL จะเปิดใช้งานใน PLL FPGA IP ก็ตาม

คุณสมบัติการรีเซ็ตอัตโนมัติ PLL FPGA IP ในอุปกรณ์ V/Arria® V/Cyclone® V Stratix®จะถูกเปิดใช้งานในระหว่างขั้นตอน Fitter โดยจะไม่พึ่งพาพารามิเตอร์ RTL pll_slf_rst คุณสามารถละเว้น pll_slf_rst ในส่วน การวิเคราะห์และการสังเคราะห์ของรายงานการคอมไพล์

หากต้องการตรวจสอบว่าเปิดใช้งานการรีเซ็ตอัตโนมัติของ PLL ในซอฟต์แวร์ Quartus® Prime Standard Edition เวอร์ชัน 22.1 หรือก่อนหน้าหรือไม่ ให้ทําตามขั้นตอนเหล่านี้:

1. เปิด Intel® FPGA IP PLL การสร้างอินสแตนซ์ใน MegaWizard
2. สลับไปยังแท็บ พารามิเตอร์ขั้นสูง
3. ตรวจสอบค่าพารามิเตอร์ PLL Auto Reset

หากต้องการตรวจสอบว่าเปิดใช้งานการรีเซ็ตอัตโนมัติของ PLL ในซอฟต์แวร์ Quartus® Prime Standard Edition เวอร์ชัน 23.1 หรือไม่ ให้ทําตามขั้นตอนเหล่านี้:

1. เปิดรายงานการคอมไพล์
2. เปิดรายงานสรุปการใช้งาน PLL ใต้ส่วน Fitter
3. ตรวจสอบค่า IOPLL Self RST