คำอธิบาย
เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.4 คุณอาจเห็นการละเมิดเวลาจํานวนมากบนเส้นทางจากรีจิสเตอร์ใน IO Cell ไปยังรีจิสเตอร์ในคอร์ ปัญหานี้เกิดขึ้นเนื่องจากเครื่องมือประมาณการการหน่วงเวลาระหว่าง periphery และคอร์
ปัญหานี้เกิดขึ้นเฉพาะในการออกแบบที่กําหนดเป้าหมายอุปกรณ์ FPGA Agilex™ 5
ความละเอียด
เพื่อหลีกเลี่ยงปัญหานี้ ให้ใช้ Logic Lock Region เพื่อจํากัดรีจิสเตอร์หลักไว้ใกล้กับเซลล์ IO โซลูชันทางเลือกกําลังใช้การจํากัดเวลาหรือเพิ่มความพยายามของ fitter
ปัญหานี้ถูกกําหนดให้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® Prime Pro Edition ในอนาคต