คำอธิบาย
ในระหว่างการจําลอง Intel® FPGA IP IOPLL ที่เปิดใช้งานการกําหนดค่าใหม่แบบไดนามิกอาจไม่สามารถล็อคได้เมื่อพอร์ต mgmt_clk ของ Intel FPGA IP กําหนดค่า PLL ใหม่เชื่อมต่อกับนาฬิกาส่งออกของ Intel® FPGA IP IOPLL อื่นในอุปกรณ์ Intel® Arria® 10 ลักษณะการทํางานนี้จะปรากฏเฉพาะในระหว่างการจําลองและไม่ปรากฏในฮาร์ดแวร์
ความละเอียด
เพื่อเป็นการแก้ไขปัญหา ให้เชื่อมต่อพอร์ต mgmt_clk บนการกําหนดค่า PLL ใหม่ Intel® FPGA IP ไปยังนาฬิกาทํางานฟรี