ID บทความ: 000098201 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 22/11/2024

ทําไม 2D-FIR II (รองรับ 4K) FPGA IP Core จึงส่งคืนข้อมูลที่ไม่คาดคิดระหว่างตัวอย่างเอาต์พุตสองตัวอย่างในการจําลองเมื่อใช้ SIEMENS* QuestaSim*

สิ่งแวดล้อม

  • ซอฟต์แวร์การออกแบบ Intel® Quartus® Prime
  • IP เอฟพีจีเอ Intel® 2D-FIR II (รองรับ 4K)
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาเกี่ยวกับการเข้ารหัสของ 2D-FIR II (รองรับ 4K) FPGA ไฟล์การจําลอง IP สําหรับ SIEMENS* QuestaSim* ข้อมูลที่ไม่ทราบจะเห็นระหว่างข้อมูลเอาต์พุตสองตัวต่อเนื่องเมื่อจําลอง 2D-FIR II (รองรับ 4K) FPGA IP

    ปัญหานี้ไม่ส่งผลต่อการทํางานในฮาร์ดแวร์

    ความละเอียด

    ไม่มีวิธีแก้ปัญหาการจําลองนี้

    ปัญหานี้ถูกกําหนดให้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® Prime Pro Edition ในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 11 ผลิตภัณฑ์

    เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7
    Arria® II FPGA
    Arria® V FPGA และ SoC FPGA
    Intel® Arria® 10 FPGA และ SoC FPGA
    Cyclone® IV FPGA
    Cyclone® V FPGA และ SoC FPGA
    Intel® Cyclone® 10 FPGA
    Intel® MAX® 10 FPGA
    Intel® Stratix® 10 FPGA และ SoC FPGA
    Stratix® IV FPGA
    Stratix® V FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้