ID บทความ: 000098148 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 07/12/2024

ข้อผิดพลาด (18957): การกําหนดเส้นทางสัญญาณ ~GND ไปยังพอร์ต CLK0 ไปยังพอร์ต CLK0 ปลายทาง XXXX|auto_fab_0|alt_sld_fab_0|*|sld_signaltap_inst|*|altera_syncram_impl1|ram_block2a0 แต่ต้องกําหนดเส้นทางสัญญาณนี้ผ่านเครือข่ายทั่วโลก

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.2 ขึ้นไป คุณอาจเห็นข้อผิดพลาดนี้เมื่อรวบรวมการออกแบบการกําหนดค่าใหม่บางส่วน (PR) ด้วย Signal Tap ที่มีอุปกรณ์ FPGA Agilex™ 7 F/I-ซีรีส์

    ความละเอียด

    เมื่อต้องการแก้ไขปัญหานี้ ให้ทําตามขั้นตอนเหล่านี้:

    1. เปิดไฟล์ signal tap
    2. นําทางไปยังบานหน้าต่าง การกําหนดค่าสัญญาณ ภายใต้การเลือก ประเภท RAM 3 จะมีให้เลือก (อัตโนมัติ, M20K และ MLAB)

    image

    1. ตั้งค่า ประเภท RAM เป็น MLAB ตามที่แสดงในรูปที่ระบุด้านล่าง:

    1. บันทึกไฟล์ signal tap และเรียกใช้การคอมไพล์แบบเต็ม

    โน้ต: ข้อจํากัดนี้ใช้ไม่ได้กับอุปกรณ์การผลิต Agilex™ 7 M-ซีรีส์

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7 F-ซีรีส์
    เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7 I-ซีรีส์

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้