ทําไมการออกแบบที่มีนาฬิกาหลายตัวถูกกําหนดบนพินเดียวกันถึงมี FPGA IP อีเทอร์เน็ต 100G เวลาแฝงต่ําสําหรับอุปกรณ์ Stratix® 10 ที่มีข้อความความล้มเหลวในการสร้าง MTBF ที่เปิดใช้งาน AN/LT

เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 21.4 และรุ่นก่อนหน้า คุณอาจเห็นข้อความความล้มเหลว MTBF เนื่องจากมีนาฬิกาโปรไฟล์สามตัวที่กําหนดบนพินเอาต์พุตนาฬิกาเดียวกันในไฟล์ SDC ที่สร้างขึ้นของอีเธอร์เน็ตความหน่วงต่ํา 100G FPGA IP สําหรับอุปกรณ์ Stratix® 10 ที่เปิดใช้งาน AN/LT

แม้ว่าจะมีข้อจํากัด set_false_path ที่จะตัดเส้นทางที่ไม่จําเป็น set_false_path ใช้อักขระตัวแทนที่ตรงกับรีจิสเตอร์จํานวนมากที่ไม่ได้ตั้งใจ ซึ่งส่งผลให้การตรวจจับการทําข้อมูลให้ตรงกันของ STA สับสน

หากต้องการหลีกเลี่ยงปัญหานี้ในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 21.4 และรุ่นก่อนหน้า ให้ลบ set_false_path ทั้งหมดในไฟล์ SDC ที่สร้างขึ้นทั้งหมดเพื่อออกแบบโดยใช้นาฬิกาหลายตัวบนเอาต์พุตพินเอาต์พุตเดียวกันของ Ethernet 100G ความหน่วงแฝงต่ํา FPGA IP สําหรับอุปกรณ์ Stratix® 10 ที่เปิดใช้งาน AN/ LT

ปัญหานี้ถูกกําหนดให้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® Prime Pro Edition ในอนาคต