ID บทความ: 000097763 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 02/12/2024

ข้อผิดพลาด(23721): ไม่สามารถวางบล็อก ref_sys_pll_clk_i0|systemclk_f_0|x_hip|gen_refclk_fgt_bb_[8].inst ในตําแหน่ง fgt_refclk_8 เนื่องจากตําแหน่งไม่สามารถไดรฟ์ไปยังคอร์ Fabric ได้

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.4 "Export Refclk #8 สําหรับใช้ในลอจิกผู้ใช้" และ "Export Refclk #9 สําหรับใช้ในลอจิกของผู้ใช้" จะแสดงเป็นตัวเลือกที่มีอยู่ใน Agilex™ 7 F-Tile Reference and System PLL Clocks IP การเลือกตัวเลือกเหล่านี้จะส่งผลให้ เกิดข้อผิดพลาด (23721) ในขั้นตอนการคอมไพล์การสร้างลอจิก

    ความละเอียด

    การส่งออก Refclk #8 หรือ Refclk #9 สําหรับใช้ในลอจิกของผู้ใช้ไม่ใช่คุณสมบัติที่รองรับในตัวรับส่งสัญญาณ Agilex™ 7 F-Tile สามารถใช้ Refclk #1 ถึง Refclk #7 สําหรับการใช้นาฬิกาอ้างอิงตัวรับส่งสัญญาณในลอจิกของผู้ใช้

    ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 24.3

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้