ID บทความ: 000097713 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 22/11/2024

ทําไมจึงมองไม่เห็นช่องตัวรับส่งสัญญาณอีเทอร์เน็ต 50 Gbps ในชุดเครื่องมือตัวรับส่งสัญญาณสําหรับ Low Latency 50G Ethernet FPGA IP Core สําหรับอุปกรณ์ H-tile Stratix® 10 ตัว

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากโมดูลปรับตัวอัตโนมัติเครื่องสถานะไฟไนต์ (FSM) ในตัวอย่างการออกแบบ IP อีเทอร์เน็ต 50G ความหน่วงแฝงต่ํา FPGA IP ช่องสัญญาณไม่ปรากฏในชุดเครื่องมือตัวรับส่งสัญญาณสําหรับซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.3 และก่อนหน้านี้ ปัญหาเกิดขึ้นเมื่อเปิดใช้งานตัวเลือก โหมดเปิดใช้งาน AN/LT และการปรับโดยอัตโนมัติ ถูกเปิดใช้งานในตัวช่วยสร้าง IP การทํางานของชุดเครื่องมือตัวรับส่งสัญญาณจะถูกขัดจังหวะเมื่อ FSM เปิดและปิดการสอบเทียบพื้นหลังบนอุปกรณ์ Stratix® 10 H-tile

    ความละเอียด

    หาก เปิดใช้งานโหมด Enable AN/LT และ Auto-Adaption เปิดอยู่ ให้เขียน 1'b1 เป็นบิต [12] ของ 0x325 และรี จิสเตอร์ 0x10325 เพื่อคง FSM ของโมดูลการปรับอัตโนมัติให้อยู่ในสถานะไม่ได้ใช้งานก่อนที่จะเปิดใช้งานชุดเครื่องมือตัวรับส่งสัญญาณเพื่อให้ช่องตัวรับส่งสัญญาณปรากฏขึ้นในชุดเครื่องมือตัวรับส่งสัญญาณ ปิดชุดเครื่องมือตัวรับส่งสัญญาณ เขียน 1'b0 ถึงบิต [12] ของ 0x325 และ 0x10325 รีจิสเตอร์เพื่อเริ่ม FSM ของโมดูลการปรับตัวอัตโนมัติอีกครั้งเพื่อให้คอนโซลระบบไม่ค้าง

    ด้านล่างเป็นขั้นตอนที่จะตามมาในขณะที่ใช้ Low Latency 50G Ethernet FPGA ตัวอย่างการออกแบบ IP, เป้าหมาย Stratix®อุปกรณ์ H-tile 10 และเปิดเปิดใช้งานตัวเลือกโหมด AN/LT และ Auto-Adaption

    1. ในคอนโซลระบบ ให้พิมพ์ cd hwtest เพื่อไปยังโฟลเดอร์สคริปต์ TCL
    2. พิมพ์ source main.tcl เพื่อโหลดไฟล์ main.tcl
    3. สําหรับตัวอย่างการออกแบบ IP FPGA IP อีเทอร์เน็ต 50G ความหน่วงต่ําหลายช่องสัญญาณ
      1. ดําเนินการ reg_write 0x325 0x1000 คําสั่งสําหรับช่อง 0
      2. ดําเนินการ reg_write 0x10325 0x1000 คําสั่งสําหรับช่อง 1
    4. เปิดใช้งานชุดเครื่องมือตัวรับส่งสัญญาณ จากนั้นสามารถดูช่องตัวรับส่งสัญญาณสําหรับ 50 Gbps ได้

    ทําตามขั้นตอนเหล่านี้หลังจากใช้ชุดเครื่องมือตัวรับส่งสัญญาณ:

    1. ปิดชุดเครื่องมือตัวรับส่งสัญญาณ
    2. สําหรับตัวอย่างการออกแบบ IP FPGA IP อีเทอร์เน็ต 50G ความหน่วงต่ําหลายช่องสัญญาณ
      1. ดําเนินการ reg_write 0x325 0x0000 คําสั่งสําหรับช่อง 0
      2. ดําเนินการ reg_write 0x10325 0x0000 คําสั่งสําหรับช่อง 1

    ปัญหานี้ถูกกําหนดให้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® Prime Pro Edition ในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้