ID บทความ: 000097712 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 22/01/2024

ทําไมจึงมองไม่เห็นช่องตัวรับส่งสัญญาณอีเทอร์เน็ต 100 Gbps ในชุดเครื่องมือตัวรับส่งสัญญาณสําหรับคอร์ Intel® FPGA IP อีเทอร์เน็ต 100G เวลาแฝงต่ําสําหรับอุปกรณ์ H-Tile Intel® Stratix® 10

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® Ethernet 100G ความหน่วงแฝงต่ำ
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากโมดูลปรับตัวอัตโนมัติเครื่องสถานะไฟไนต์ (FSM) ใน Ethernet 100G ความหน่วงแฝงต่ํา Intel® Stratix® 10 FPGA ตัวอย่างการออกแบบ IP ช่องสัญญาณไม่ปรากฏในชุดเครื่องมือตัวรับส่งสัญญาณสําหรับซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 23.3 และก่อนหน้า ปัญหาเกิดขึ้นเมื่อเปิดใช้งานตัวเลือก โหมดเปิดใช้งาน AN/LT และการปรับโดยอัตโนมัติ ถูกเปิดใช้งานในตัวช่วยสร้าง IP การทํางานของชุดเครื่องมือตัวรับส่งสัญญาณจะถูกขัดจังหวะเมื่อ FSM เปิดและปิดการสอบเทียบพื้นหลังบนอุปกรณ์ Intel® Stratix10® H-Tile

    ความละเอียด

    หาก เปิดใช้งานโหมดเปิดใช้งาน AN/LT และโหมดการปรับอัตโนมัติ เปิดอยู่ ให้เขียน 1'b1 เป็นบิต [12] ของรีจิสเตอร์ 0xXX325 เพื่อถือ FSM ของโมดูลปรับตัวอัตโนมัติให้อยู่ในสถานะไม่ได้ใช้งานก่อนที่จะเปิดใช้งานชุดเครื่องมือตัวรับส่งสัญญาณเพื่อให้ช่องตัวรับส่งสัญญาณปรากฏขึ้นในชุดเครื่องมือตัวรับส่งสัญญาณ ปิดชุดเครื่องมือตัวรับส่งสัญญาณและเขียน 1'b0 เป็นบิต [12] ของรีจิสเตอร์ 0xXX325 เพื่อเริ่ม FSM ของโมดูลการปรับอัตโนมัติอีกครั้งเพื่อให้คอนโซลระบบไม่ค้าง

    ด้านล่างเป็นขั้นตอนที่จะตามมาในขณะที่ใช้อีเทอร์เน็ต 100G ความหน่วงต่ํา Intel® Stratix®ตัวอย่างการออกแบบ IP 10 FPGA บนอุปกรณ์ H-Tile และเปิดเปิดใช้งานตัวเลือกโหมด AN/LT และโหมดปรับอัตโนมัติ

    1. ในคอนโซลระบบ ให้พิมพ์ cd hwtest เพื่อไปยังโฟลเดอร์สคริปต์ TCL
    2. พิมพ์ source main.tcl เพื่อโหลดไฟล์ main.tcl
    3. สําหรับตัวอย่างการออกแบบ Intel® FPGA IP อีเทอร์เน็ต 100G ความหน่วงต่ําหลายช่องสัญญาณ
      1. ดําเนินการ reg_write 0x325 0x1 คําสั่งสําหรับช่อง 0
      2. ดําเนินการ reg_write 0x10325 0x1 คําสั่งสําหรับช่อง 1
      3. ดําเนินการ reg_write 0x20325 0x1 คําสั่งสําหรับช่อง 2
      4. ดําเนินการ reg_write 0x30325 0x1 คําสั่งสําหรับช่อง 3
    4. เปิดใช้งานชุดเครื่องมือตัวรับส่งสัญญาณ จากนั้นสามารถดูช่องตัวรับส่งสัญญาณสําหรับ 100 Gbps ได้

    ทําตามขั้นตอนเหล่านี้หลังจากที่คุณใช้ชุดเครื่องมือตัวรับส่งสัญญาณแล้ว:

    1. ปิดชุดเครื่องมือตัวรับส่งสัญญาณ
    2. สําหรับตัวอย่างการออกแบบ Intel® FPGA IP อีเทอร์เน็ต 100G ความหน่วงต่ําหลายช่องสัญญาณ
      1. ดําเนินการ reg_write 0x325 0x0 คําสั่งสําหรับช่อง 0
      2. ดําเนินการคําสั่ง reg_write 0x1032 05x0 สําหรับช่อง 1
      3. ดําเนินการ reg_write 0x20325 0x0 คําสั่งสําหรับช่อง 2
      4. ดําเนินการ reg_write 0x30325 0x0 คําสั่งสําหรับช่อง 3

    ปัญหาได้รับการแก้ไขในเวอร์ชัน 23.4 ของ Intel® Quartus®ซอฟต์แวร์ Prime Pro Edition

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้