ทําไมการออกแบบตัวอย่าง Ethernet Subsystem FPGA IP สําหรับตัวแปร Agilex™ 7 F-Tile ที่มี 40GbE, 50GbE หรือ 100GbE และพารามิเตอร์อินเทอร์เฟซไคลเอ็นต์ตั้งค่าเป็น "MAC Avalon ST" ทํางานได้อย่างถูกต้องทั้งในการจําลองและฮาร์ดแวร์

เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.4, การออกแบบตัวอย่าง Ethernet Subsystem FPGA IP สําหรับตัวแปร Agilex™ 7 F-Tile ที่มี 40GbE, พอร์ต 50GbE หรือ 100GbE และพารามิเตอร์อินเทอร์เฟซไคลเอ็นต์ตั้งค่าเป็น MAC Avalon ST ล้มเหลวในการทํางานอย่างถูกต้องในการจําลองและฮาร์ดแวร์

เมื่อต้องการหลีกเลี่ยงปัญหานี้ ให้ทําตามขั้นตอนต่อไปนี้:

1. เปิดไดเรกทอรีโครงการตัวอย่าง<ออกแบบ>/hardware_test_design/common_f/hssi_ss_f_packet_client_top.sv
2. เปลี่ยนบรรทัด 37:
   • จาก:
     • NUM_SEG พารามิเตอร์ = ( CLIENT_IF_TYPE == 1) ? 'd1 : (DATA_WIDTH/64),
   • ถึง:
     • NUM_SEG พารามิเตอร์ = (DATA_WIDTH/64)
3. บันทึกไฟล์
4. รันการออกแบบตัวอย่างในการจําลองหรือฮาร์ดแวร์อีกครั้ง

ปัญหานี้ได้รับการแก้ไขแล้วตั้งแต่เวอร์ชัน 24.1 ของซอฟต์แวร์ Quartus® Prime Pro Edition