คำอธิบาย
IOPLL Intel® FPGA IP จะทําการสอบเทียบการเพิ่มพลังงานของอินเทอร์เฟซหน่วยความจําภายนอก Intel® Stratix® 10 FPGA IP หากนาฬิกาอ้างอิงของ Intel® FPGA IP IOPLL ไม่เสถียร
ความละเอียด
เพื่อหลีกเลี่ยงปัญหานี้ ให้ทําตามขั้นตอนด้านล่าง:
- เปิดใช้งานการเชื่อมต่อไปยัง PLL อัปสตรีมผ่านการเรียงซ้อนเครือข่ายนาฬิกาคอร์ (สร้างสัญญาณอินพุต permit_cal) ใน Intel® FPGA IP IOPLL
- เชื่อมต่อพอร์ตอินพุต permit_cal กับ 1'b1 ในอินสแตนซ์ Intel® FPGA IP IOPLL
การสอบเทียบการเพิ่มพลังงานของอินเทอร์เฟซหน่วยความจําภายนอก Intel® Stratix® 10 FPGA IP จะดําเนินการโดยไม่คํานึงถึงสถานะของ IOPLL Intel® FPGA IP นาฬิกาอ้างอิง