ID บทความ: 000097667 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 05/06/2024

ทําไมบางครั้งฉันถึงเห็นการกําหนดค่า FPGA จาก HPS ล้มเหลวใน U-Boot/Linux บนอุปกรณ์ FPGA Agilex™ 7

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เนื่องจากปัญหาที่ทราบกันในซอฟต์แวร์ Quartus® Prime Pro Edition แฮช HPS IO ของบิตสตรีมในเฟส 1 อาจเปลี่ยนแปลงหากการกําหนด IO บนแบงค์ HPS IO หรือธนาคาร HPS EMIF IO ได้รับการอัปเดต นี่อาจทําให้บิตสตรีมขั้นตอนที่ 2 ที่ใช้ในการโหลดจาก U-Boot/Linux ไม่สามารถใช้ร่วมกับบิตสตรีมเฟส 1 ได้ ซึ่งส่งผลให้เกิดข้อผิดพลาดระหว่างการกําหนดค่า FPGA จาก HPS

    ความละเอียด

    Intel แนะนําให้ล็อค IOs HPS และ HPS EMIF IOs เพื่อหลีกเลี่ยงความเข้ากันของบิตสตรีมขั้นตอนที่ 1 และเฟส 2 ที่ไม่ต้องการ นี่ถูกกําหนดให้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® Prime Pro Edition ในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้