ID บทความ: 000097636 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/12/2023

ทําไมฉันถึงเห็นข้อผิดพลาดการอธิบายในตัวจําลอง Cadence Xcelium* เมื่อใช้ Intel Agilex® 7 F-Tile IP

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • อินเตอร์เฟซ
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 23.4 Intel Agilex® 7 F-Tile IP อาจแสดงข้อผิดพลาดของเวลาโดยละเอียดเมื่อใช้โปรแกรมจําลอง Cadence Xcelium* ที่คล้ายกับข้อผิดพลาดที่แสดงด้านล่าง:

    xmelab: *E,CUVIMG (<QUARTUS_INSTALL_DIR>/ ไลบรารี/megafunctions/ftileb_ag_v0.sv,624316): ไม่อนุญาตให้ใช้ชื่อโดยนัยในชื่อลําดับชั้น

    ความละเอียด

    เพื่อแก้ไขปัญหานี้ ใช้ตัวเลือกเฉพาะโปรแกรมจําลอง Cadence Xcelium*:

    xmelab: *E,CUVIMG (<QUARTUS_INSTALL_DIR>/ไลบรารี/megafunctions/ftileb_ag_v0.sv,624316): ไม่อนุญาตให้ใช้ชื่อโดยนัยในชื่อลําดับชั้น

    ใช้สวิตช์การ elaboration (-genhier) ในสคริปต์การคอมไพล์การจําลอง

    ตัว อย่าง เช่น:

    xmelab -genhier -relax -timescale '1 ps / 1 fs' -genhier -access +rwc <top_level_name>

    ปัญหานี้ถูกกําหนดให้ได้รับการแก้ไขในรุ่นอนาคตของซอฟต์แวร์ Intel® Quartus® Prime Pro Edition

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้