คำอธิบาย
เนื่องจากปัญหาใน คู่มือผู้ใช้ E-Tile Hard IP: E-Tile Hard IP สําหรับ Ethernet และ E-Tile CPRI PHY Intel FPGA IP (UG-20160) en_pfc_port รีจิสเตอร์ถูกกําหนดอย่างไม่ถูกต้องว่าพร้อมเท่านั้น อันที่จริงมันเป็นรีจิสเตอร์การอ่าน-เขียนเพื่อเปิดใช้งาน TX PAUSE หรือ TX PFC
ความละเอียด
ขณะนี้ปัญหานี้ถูกกําหนดให้ได้รับการแก้ไขในรุ่นอนาคตของ UG-20160