คำอธิบาย
อุปกรณ์ Intel Agilex® 7 F-Tile นาฬิกาอ้างอิงมีข้อกําหนดพิเศษที่ผู้ใช้ต้องปฏิบัติตาม มิฉะนั้นการออกแบบของคุณจะทํางานผิดปกติและตัวรับส่งสัญญาณอาจประสบกับการเสื่อมสภาพของประสิทธิภาพ
นาฬิกาอ้างอิง FHT:
- คุณต้องมีนาฬิกาอ้างอิงที่มีเสถียรภาพและทํางานอยู่สําหรับ FHT PMA ที่การกําหนดค่าอุปกรณ์ มิฉะนั้น จะทําให้ประสิทธิภาพเลน FHT PMA ลดลง
- เมื่อนาฬิกาอ้างอิง FHT ทํางาน ขึ้น จะต้อง มีความเสถียรและยังคงทํางานอยู่ในขณะที่อุปกรณ์เปิดอยู่ มิฉะนั้น จะทําให้ประสิทธิภาพเลน FHT PMA ลดลง และคุณต้องกําหนดค่าอุปกรณ์ใหม่เพื่อให้การออกแบบทํางานได้ตามปกติ
- ความละเอียดที่เสถียรของสัญญาณนาฬิกาอ้างอิง FHT จะระบุใน เอกสารข้อมูลอุปกรณ์ Intel Agilex® 7 FPGAs และ SoCs
ค่านาฬิกาอ้างอิง FGT:
- เมื่อคุณตรวจสอบ Refclk #i พร้อมใช้งานที่ และหลังจากพารามิเตอร์การกําหนดค่าอุปกรณ์ในนาฬิกา F-Tile Reference and System PLL Intel FPGA IP
- คุณต้องมีนาฬิกาอ้างอิงที่มีเสถียรภาพและทํางานอยู่สําหรับ FGT ที่การกําหนดค่าอุปกรณ์ มิฉะนั้น จะทําให้ประสิทธิภาพเลน FGT PMA ลดลง
- เมื่อนาฬิกาอ้างอิง FGT ทํางาน ขึ้น นาฬิกา อ้างอิงต้อง มีความเสถียรและยังคงทํางานอยู่ในขณะที่อุปกรณ์เปิดอยู่ มิฉะนั้น จะทําให้ประสิทธิภาพเลน FGT PMA ลดลง
- เมื่อคุณยกเลิกการเลือก #i Refclk ที่และหลังจากพารามิเตอร์การกําหนดค่าอุปกรณ์ในนาฬิกา F-Tile Reference and System PLL Intel FPGA IP
- คุณสามารถส่งนาฬิกาอ้างอิงที่มีเสถียรภาพและทํางานไปยัง FGT หลังจากการกําหนดค่าอุปกรณ์
- หลังจากที่นาฬิกาอ้างอิง FGT ทํางานก็จะไม่ทํางาน
- จะมีการระบุความละเอียดที่เสถียรของสัญญาณนาฬิกาอ้างอิง FGT ในเอกสารข้อมูลอุปกรณ์ Intel Agilex 7 FPGAs และ SoCs
นาฬิกาอ้างอิง PLL ของระบบ:
- เมื่อคุณตรวจสอบ Refclk #i จะพร้อมใช้งานที่ และหลังจากพารามิเตอร์การกําหนดค่าอุปกรณ์ใน F-Tile Reference and System PLL Clocks Intel FPGA IP
- คุณต้องมีนาฬิกาอ้างอิงที่มีเสถียรภาพและทํางานอยู่ไปยัง PLL ระบบที่การกําหนดค่าอุปกรณ์ มิฉะนั้น PLL ของระบบจะไม่ล็อค และคุณต้องกําหนดค่าอุปกรณ์ใหม่เพื่อให้อุปกรณ์ทํางานได้ตามปกติ
- เมื่อนาฬิกาอ้างอิง PLL ระบบทํางาน จะต้องมีความเสถียรและยังคงใช้งานอยู่ในขณะที่อุปกรณ์เปิดอยู่ มิฉะนั้น คุณต้องกําหนดค่าอุปกรณ์ใหม่เพื่อให้อุปกรณ์ทํางานได้ตามปกติ
- เมื่อคุณยกเลิกการเลือก #i Refclk ที่และหลังจากพารามิเตอร์การกําหนดค่าอุปกรณ์ในนาฬิกา F-Tile Reference and System PLL Intel FPGA IP
- คุณสามารถส่งนาฬิกาอ้างอิงที่มีเสถียรภาพและทํางานไปยัง PLL ระบบหลังจากการกําหนดค่าอุปกรณ์
- เมื่อนาฬิกาอ้างอิง PLL ระบบทํางาน จะต้องมีความเสถียรและยังคงใช้งานอยู่ในขณะที่อุปกรณ์เปิดอยู่ มิฉะนั้น คุณต้องกําหนดค่าอุปกรณ์ใหม่เพื่อให้อุปกรณ์ทํางานได้ตามปกติ
- ความละเอียดที่เสถียรของนาฬิกาอ้างอิง PLL ของระบบ
- ต้องเป็นไปตามข้อมูลจําเพาะอินพุตสัญญาณนาฬิกาอ้างอิง F-Tile FGT ที่ระบุในแผ่นข้อมูลอุปกรณ์ Intel Agilex® 7 FPGAs และ SoCs
- ค่าเบี่ยงเบนสูงสุดของค่านาฬิกาอ้างอิง ต้อง น้อยกว่า +/-2.5%
สําหรับรายละเอียดเพิ่มเติม โปรดดูที่สถาปัตยกรรม F-Tile และคู่มือผู้ใช้ PMA และ FEC Direct PHY IP
ความละเอียด
ผู้ใช้จะต้องปฏิบัติตามข้อกําหนดดังกล่าวโดยไม่มีข้อยกเว้นใด ๆ