คำอธิบาย
เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.4 คุณอาจเห็นการเตือนข้างต้นเมื่อดูระบบ Platform Designer ของ Agilex™ 7 FPGA - Nios®โปรเซสเซอร์ V/m OCM ไปยัง OCM
นี่เป็นเพราะ Clock Bridge FPGA IP ที่จัดหาเพียง 50MHz ไปยัง IOPLL FPGA IP และไม่ใช่ 125MHz ที่จําเป็น
ความละเอียด
เพื่อหลีกเลี่ยงปัญหานี้ในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.4 ให้ตั้งค่าความถี่สัญญาณนาฬิกาอ้างอิงสําหรับ IOPLL FPGA IP เป็น 50MHz
ปัญหานี้ถูกกําหนดให้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® Prime Pro Edition ในอนาคต