เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.4 และรุ่นก่อนหน้า ข้อจํากัดการกําหนดเวลาคงที่สําหรับสัญญาณนาฬิกา *c2p_fa_div_clk_** ภายใน IP Agilex™ 5 LVDS SERDES อาจไม่ถูกสร้างขึ้นอย่างถูกต้อง
ปัญหานี้เกิดขึ้นเมื่อ IP Agilex™ 5 LVDS SERDES ถูกกําหนดค่าด้วยมากกว่า 4 ไบต์ในโหมด RX DPA-FIFO หรือโหมด CDR ซอฟต์ RX และใช้ช่องสัญญาณ TX ที่เกี่ยวข้อง
เพื่อหลีกเลี่ยงปัญหานี้ ในไฟล์ lvds_intel_lvds_core10_ph2_191_*.sdc ให้แทนที่:
intel_lvds_create_generated_clock \
-source [intel_lvds_get_clock_source "$c 2p_fa_gen_clk"] \
-divide_by 2 \
-duty_cycle 50 -เฟส 0 \
-ชื่อ "${lvds_instance_name}|c2p_fa_div_clk_${byte}" -เป้าหมาย "${c2p_fa_gen_clk}"
กับ
ตั้งค่า master_clock ""
ตั้งค่า all_clocks [get_clocks -nowarn -of_objects [get_registers $c 2p_fa_gen_clk]]
foreach_in_collection clk $all_clocks {
ตั้งค่า clk_name [get_clock_info -ชื่อ$clk]
ถ้า {([สตริงแรก $lvds_instance_name $clk_name] != -1) & ([สตริงก่อน "fclk0" $clk_name] != -1)} {
ตั้งค่า master_clock $clk_name
แตก
}
}
intel_lvds_create_generated_clock \
-source [intel_lvds_get_clock_source "$c 2p_fa_gen_clk"] \
-divide_by 2 \
-duty_cycle 50 -เฟส 0 \
-ชื่อ "${lvds_instance_name}|c2p_fa_div_clk_${ไบต์}" -เป้าหมาย "${c2p_fa_gen_clk}" \
-master_clock $master_นาฬิกา
ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.4.1