ID บทความ: 000097528 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 06/10/2025

ทําไม Agilex™ 7 R-Tile Compute Express Link* (CXL) 1.1/2.0 FPGA IP ไม่รองรับการทํางาน burst บนอินเทอร์เฟซที่แมปหน่วยความจํา Avalon®CXL.io

สิ่งแวดล้อม

    Intel® Quartus® Prime Pro Edition

OS Independent family

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.3 และรุ่นก่อนหน้า Agilex™ 7 R-Tile Compute Express Link* (CXL) 1.1/2.0 FPGA IP ไม่รองรับการทํางานต่อเนื่องบนอินเทอร์เฟซที่แมปหน่วยความจํา Avalon®ของช่อง CXL.io

ความละเอียด

ปัญหานี้ถูกกําหนดให้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® Prime Pro Edition ในอนาคต

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7 I-ซีรีส์

1

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทําขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรพึ่งพาความสมบูรณ์หรือความถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคําแปล เวอร์ชันภาษาอังกฤษจะมีผลบังคับและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้