เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.2 การออกแบบที่ประกอบด้วยพอร์ต 100G, 50G หรือ 25G PTP และพอร์ตที่ไม่ใช่ PTP อาจทําให้ระบบย่อยของอีเธอร์เน็ต FPGA IP ล้มเหลวในการยืนยันสัญญาณ subsystem_cold_rst_ack_n หลังจากการยืนยันสัญญาณการรีเซ็ต subsystem_cold_rst_n ที่เกี่ยวข้อง
ในการพิจารณาว่าการออกแบบของคุณได้รับผลกระทบจากปัญหานี้หรือไม่ พิจารณาแผนที่ต่อไปนี้ของการแตกหัก Agilex™ 7 F-Tile:
การผสมผสานของพอร์ต PTP และพอร์ตที่ไม่ใช่ PTP ที่ได้รับผลกระทบจากปัญหานี้แสดงไว้ด้านล่าง:
เคส – 1
หากการแตกหัก 100G_0 ได้รับการกําหนดค่าเป็น non-PTP และการแตกหักของ 100G_1 หรือการแตกหักใด ๆ ด้านล่าง 100G_1 (ไฮไลต์เป็นสีแดง) ถูกกําหนดค่าเป็น PTP เปิดใช้งานความล้มเหลวจะสังเกตเห็นความล้มเหลว
เคส – 2
หากการแตกหัก 50G_0 ได้รับการกําหนดค่าเป็นปิดใช้งานที่ไม่ใช่ PTP และ 50G_1 หรือ 50G_2 หรือ 50G_3 แตกหักหรือหนึ่งในรอยแตกด้านล่าง (ไฮไลต์เป็นสีแดง) ได้รับการกําหนดค่าด้วย PTP เปิดใช้งานความล้มเหลวจะสังเกตเห็นความล้มเหลว
CASE-3
หากการแตกหัก 50G_1 ได้รับการกําหนดค่าเป็น PTP ที่ไม่ใช่ PTP และ 50G_2 หรือ 50G_3 แตกหักหรือแตกหักใด ๆ ด้านล่างหรือรอยแตกของ 25G_0 หรือ 25G_1 (เน้นเป็นสีแดง) จะได้รับการกําหนดค่าด้วยการเปิดใช้งาน PTP (หากเราเป็นไปตามข้อกําหนดแตกหักของ F-Tile) ความล้มเหลวจะสังเกตเห็นได้
CASE-4
หากการแตกหัก 50G_2 ได้รับการกําหนดค่าเป็น non-PTP & 50G_3 แตกหักหรือหนึ่งในรอยแตกด้านล่างหรือ 25G_0 25G_1 25G_2 หรือ 25G_3 แตกหัก (เน้นเป็นสีแดง) ได้รับการกําหนดค่าด้วยการเปิดใช้งาน PTP ความล้มเหลวจะสังเกตเห็น
CASE-5
หากการแตกหักของ 100G_1 ได้รับการกําหนดค่าเป็น non-PTP และ 50G_0 หรือ 50G_1 แตกหัก หรือการแตกหักใด ๆ ด้านล่าง (เน้นเป็นสีแดง) ได้รับการกําหนดค่าด้วยการเปิดใช้งาน PTP ความล้มเหลวจะสังเกตเห็นความล้มเหลว
CASE-6
หากการแตกหักของ 50G_3 ได้รับการกําหนดค่าเป็นแบบ non-PTP และ 25G_0 25G_1 25G_2 25G_3 25G_4 หรือ 25G_5 แตก (ไฮไลต์เป็นสีแดง) ได้รับการกําหนดค่าด้วย PTP ที่เปิดใช้งาน ความล้มเหลวจะถูกสังเกต
CASE-7
หากการแตกหักของ 100G_2 ได้รับการกําหนดค่าเป็น non-PTP และ 100G_3 หัก หรือการแตกหักใด ๆ ด้านล่าง 100G_3 (เน้นเป็นสีแดง) ถูกปรับตั้งค่าด้วยการเปิดใช้งาน PTP ความล้มเหลวจะสังเกตเห็นความล้มเหลว
CASE-8
หากการแตกหัก 50G_4 ได้รับการกําหนดค่าเป็นการไม่ใช้ PTP และ 50G_5 50G_6 หรือ 50G_7 แตกหักหรือรอยแตกด้านล่าง (ไฮไลต์เป็นสีแดง) ได้รับการกําหนดค่าด้วยการเปิดใช้งาน PTP ความล้มเหลวจะสังเกตเห็นความล้มเหลว
CASE-9
หากการแตกหักของ 50G_5 ได้รับการกําหนดค่าเป็น non-PTP และ 50G_6 หรือ 50G_7 แตกหักหรือการแตกหักใด ๆ ด้านล่างหรือรอยแยก 25G_8 หรือ 25G_9 (เน้นเป็นสีแดง) จะได้รับการกําหนดค่าด้วยการเปิดใช้งาน PTP ความล้มเหลวจะถูกตรวจสอบ
CASE-10
หากการแตกหัก 100G_3 ได้รับการกําหนดค่าเป็น non-PTP และ 50G_4 หรือ 50G_1 แตกหักหรือหนึ่งในรอยแตกด้านล่าง (เน้นเป็นสีแดง) ได้รับการกําหนดค่าด้วย PTP ที่เปิดใช้งานความล้มเหลวจะสังเกตเห็นความล้มเหลว
CASE-11
หากการแตกหัก 50G_6 ได้รับการกําหนดค่าเป็น non-PTP, การแตกหักของ 50G_7 หรือการแตกหักใด ๆ ด้านล่างหรือ 25G_8 25G_9 25G_10 หรือ 25G_11 แตก (เน้นเป็นสีแดง) ถูกกําหนดค่าด้วยการเปิดใช้งาน PTP ความล้มเหลวจะสังเกตเห็น
CASE-12
หากการแตกหักของ 50G_7 ได้รับการกําหนดค่าเป็นแบบ non-PTP และ 25G_8 25G_9 25G_10 25G_11 25G_12 หรือ 25G_13 แตก (ไฮไลต์เป็นสีแดง) ถูกกําหนดค่าด้วยการเปิดใช้งาน PTP ความล้มเหลวจะสังเกตเห็นความล้มเหลว
เพื่อหลีกเลี่ยงปัญหานี้ในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.2 ดําเนินการเข้าถึงรีจิสเตอร์การอ่าน-ปรับเปลี่ยน-เขียนบนบัส AXI-Lite CSR เพื่อเขียน 3'b000 ไปยังบิตข้อมูล [9:7] สําหรับรีจิสเตอร์เฉพาะภายใน F-Tile Ethernet FPGA Hard IP ตามตารางต่อไปนี้:
ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 24.1