คำอธิบาย
การจําลองแบบพร้อมใช้งานจะรัน pCLK ที่ 400MHz ในขณะที่ในแผ่นข้อมูล FPGA Interface Manager pCLK ถูกตั้งค่าที่ 250MHz
ความละเอียด
เนื่องจาก ASE เป็นโมเดลการทํางาน การเปลี่ยนความถี่ pClk จะทําให้การประเมินประสิทธิภาพแม่นยํามากขึ้น หากนักพัฒนายังคงต้องการแก้ไขค่านาฬิกา ต้องทําการเปลี่ยนแปลงใน rtl/platform.vh ของ ASE ในส่วนนาฬิกา