ทําไมตัวอย่างการออกแบบ IP DMA FPGA Multi Channel DMA สําหรับ PCI Express* สําหรับตัวแปร F-Tile ไม่สามารถจําลองเมื่อใช้โปรแกรมจําลอง Cadence Xcelium*

เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 22.1 ถึง 23.3 การ Multi Channel DMA FPGA IP สําหรับตัวอย่างการออกแบบ PCI Express* สําหรับตัวแปร F-Tile ไม่สามารถจําลองเมื่อใช้โปรแกรมจําลอง Cadence Xcelium*

หากต้องการหลีกเลี่ยงปัญหานี้ในการจําลอง ให้ใช้คําสั่งด้านล่างเพื่อรันด้วยการจําลอง Cadence Xcelium:

สําหรับซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.3

sh xcelium_setup.sh USER_DEFINED_VERILOG_COMPILE_OPTIONS="+define+RTLSIM\ +define+SSM_SEQUENCE\ -sv" USER_DEFINED_ELAB_OPTIONS="-warn_multiple_driver\ -timescale\ 1ns/1ps" USER_DEFINED_SIM_OPTIONS="" | simulation.log ที

สําหรับซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 22.1 ถึง 23.2

sh xcelium_setup.sh USER_DEFINED_VERILOG_COMPILE_OPTIONS="+define+RTLSIM\ +define+SSM_SEQUENCE\ -sv" USER_DEFINED_ELAB_OPTIONS="-timescale\ 1ns/1ps" USER_DEFINED_SIM_OPTIONS="" | simulation.log ที

ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.4