ทําไม PHY Lite สําหรับอินเทอร์เฟซแบบขนานจึง Intel® FPGA IP โดยไม่มีการกําหนดค่าใหม่แบบไดนามิกใน Intel Agilex® 7 M-ซีรีส์ ไม่สามารถทําการ interface_locked ในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 23.3 ได้

เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 23.3 PHY Lite สําหรับอินเทอร์เฟซแบบขนาน Intel® FPGA IP โดยไม่มีการกําหนดค่าใหม่แบบไดนามิกจะไม่สามารถตรวจสอบสัญญาณ interface_locked ใน FPGA M-ซีรีส์ Intel Agilex® 7

หากต้องการแก้ไขปัญหานี้ ให้เปิดโหมดการกําหนดค่าใหม่แบบไดนามิกใน IP Parameter Editor Pro GUI และสร้างอินสแตนซ์ IP การปรับเทียบ Intel® FPGA ในการออกแบบ RTL ของคุณเมื่อใช้ PHY Lite สําหรับอินเทอร์เฟซแบบขนาน Intel® FPGA IP ใน Intel Agilex® 7 M-ซีรีส์ แม้ว่าการออกแบบไม่จําเป็นต้องปรับเทียบแบบไดนามิกก็ตาม

โปรดดู การออกแบบตัวอย่างที่มีการกําหนดค่าใหม่แบบไดนามิก เพื่อเชื่อมต่อ IP การสอบเทียบ Intel® FPGA กับ PHY Lite สําหรับอินเทอร์เฟซแบบขนาน Intel® FPGA IP

ปัญหานี้ถูกกําหนดให้ได้รับการแก้ไขในรุ่นอนาคตของซอฟต์แวร์ Intel® Quartus® Prime Pro Edition