คำอธิบาย
เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.3 PHY Lite สําหรับอินเทอร์เฟซแบบขนานที่ไม่มีการกําหนดค่าใหม่แบบไดนามิกจะไม่สามารถตรวจสอบสัญญาณ interface_locked ใน Agilex™ 7 FPGA M-ซีรีส์
ความละเอียด
หากต้องการแก้ไขปัญหานี้ ให้เปิดโหมดการกําหนดค่าใหม่แบบไดนามิกใน IP Parameter Editor Pro GUI และสร้างอินสแตนซ์ IP การสอบเทียบในการออกแบบ RTL ของคุณเมื่อใช้ PHY Lite สําหรับ IP อินเทอร์เฟซแบบขนานใน Agilex™ 7 FPGA M-ซีรีส์ แม้ว่าการออกแบบไม่จําเป็นต้องปรับเทียบแบบไดนามิกก็ตาม
โปรดดู การออกแบบตัวอย่างที่มีการกําหนดค่าใหม่แบบไดนามิก เพื่อเชื่อมต่อ IP การสอบเทียบกับ PHY Lite สําหรับ IP อินเทอร์เฟซแบบขนาน
ปัญหานี้ถูกกําหนดให้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® Prime Pro Edition ในอนาคต