ทําไม PHY Lite สําหรับอินเทอร์เฟซแบบขนาน FPGA IP ถึงมีการกําหนดค่าใหม่แบบไดนามิกใน Agilex™ 7 M-ซีรีส์ ไม่สามารถสอบเทียบในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.3 ได้

เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 23.3 ผลการสอบเทียบจะล้มเหลวเมื่อคุณเรียกใช้ PHY Lite สําหรับอินเทอร์เฟซแบบขนาน Intel® FPGA IP ด้วยการกําหนดค่าใหม่แบบไดนามิกที่ความถี่อินเทอร์เฟซ 600 MHz หรือต่ํากว่าใน FPGA Agilex™ 7 M-ซีรีส์

เพื่อหลีกเลี่ยงปัญหานี้ สําหรับ PHY Lite สําหรับอินเทอร์เฟซแบบขนาน FPGA IP ที่ทํางานที่ความถี่อินเทอร์เฟซ 600 MHz หรือต่ํากว่าใน FPGA Agilex™ 7 M-ซีรีส์ คุณต้องเพิ่มพารามิเตอร์ read_enable_offset 2 จากค่าเริ่มต้น

โปรดดู PHY Lite สําหรับอินเทอร์เฟซแบบขนาน Agilex™ 7 FPGA IP สําหรับบท M-ซีรีส์ ส่วน 2.2.1.3 อินพุตตารางที่ 10 ค่าที่อนุญาตสําหรับ read_enable_offset ตามความล่าช้าของ RcvEn coarse

ใน RTL ระดับบน สุด พารามิเตอร์ read_enable_offset จะชื่อ GROUP_X_RCVEN_TO_READ_VALID_OFFSETIP จะตั้งค่าพารามิเตอร์ read_enable_offset เป็น 3 หรือ 4 ตามค่าเริ่มต้น ค่านี้ต้องเพิ่มขึ้นจากค่าเริ่มต้นเป็น 2