คำอธิบาย
เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.3 และรุ่นก่อนหน้า คุณอาจเห็นข้อผิดพลาดนี้ขณะคอมไพล์ไฟล์จําลองในโปรแกรมจําลอง Questa*- FPGA Edition ข้อผิดพลาดนี้เกิดขึ้นเมื่อคอมไพล์โมเดลการจําลอง FIFO FPGA IP ที่สร้างใน VHDL
ข้อผิดพลาดเกิดขึ้นจากเซมิคอนที่ส่วนท้ายของพอร์ตสุดท้ายภายในเอนทิตี (บรรทัดที่ 30) ของไฟล์การจําลอง
ความละเอียด
เมื่อต้องการหลีกเลี่ยงปัญหานี้ ให้ใช้ขั้นตอนใดขั้นตอนหนึ่งต่อไปนี้:
- สร้าง โมเดลการจําลอง FIFO FPGA IP ใน Verilog HDL แทนที่จะเป็น VHDL
หรือ
- ลบเซมิคอนที่อยู่บนไลน์ 30 ในไฟล์การจําลอง สามารถดูไฟล์ VHDL ได้ที่:
สตริง <project_directory>/<ip_naming>/fifo_<random>/sim/<ip_naming>_fifo_<random>_<random string>.vhd
คุณจําเป็นต้องเอาออกทุกครั้งที่สร้างโมเดลการจําลอง
ปัญหานี้ได้รับการแก้ไขโดยเริ่มด้วยซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.4