เนื่องจากปัญหาใน Clock Controller GUI ของ Intel Agilex® 7 FPGA I-Series Transceiver-SoC Development Kit คุณอาจสังเกตเห็นตัวอย่างการออกแบบ F-tile Serial Lite IV Intel® FPGA IP ไม่ทํางานเมื่อคุณต้องการกําหนดค่าความถี่สัญญาณนาฬิกา OUT1 ของชิป Si5332 ทั้งนี้เนื่องจากมีปัญหากับ Si5332 GUI นี้ ความถี่ OUT1 ไม่สามารถกําหนดค่าได้อย่างแม่นยํา
อาจมีความล้มเหลวที่คล้ายกันสําหรับการออกแบบ IP Intel Agilex® 7 F-tile หากคุณใช้ชุดเครื่องมือพัฒนาตัวรับส่งสัญญาณ-SoC Intel Agilex® 7 FPGA ซีรีส์ I การออกแบบของคุณใช้นาฬิกา Si5332 OUT1 และความถี่เริ่มต้น 166.66 MHz จําเป็นต้องเปลี่ยน
เพื่อหลีกเลี่ยงปัญหานี้ คุณควรหลีกเลี่ยงการตั้งค่าความถี่ Si5332 OUT1 โดยตรงโดยใช้ปุ่ม "ตั้งค่า" คุณต้องใช้ปุ่ม "นําเข้า" เพื่อตั้งค่าความถี่สัญญาณนาฬิกา Si5332 OUT1 ให้ถูกต้อง
ไฟล์ txt ของฟังก์ชันนําเข้าสามารถส่งออกได้โดยใช้ซอฟต์แวร์ ClockBuilder Pro ตัวอย่าง โครงการ si5332 และ ไฟล์ si5332-project.txt ถูกแนบเพื่อใช้อ้างอิง
ปัญหานี้จะได้รับการแก้ไขในรุ่นอนาคตของซอฟต์แวร์ Intel® Quartus® Prime Pro Edition