เนื่องจากปัญหาใน Clock Controller GUI ของ Agilex™ 7 FPGA I-Series Transceiver-SoC Development Kit ทําให้ตัวอย่างการออกแบบ F-tile Serial Lite IV IP ไม่ทํางานเมื่อคุณจําเป็นต้องกําหนดค่าความถี่สัญญาณนาฬิกา OUT1 ของชิป Si5332 ทั้งนี้เนื่องจากมีปัญหากับ Si5332 GUI นี้ ความถี่ OUT1 ไม่สามารถกําหนดค่าได้อย่างแม่นยํา
อาจมีความล้มเหลวที่คล้ายกันสําหรับการออกแบบ Agilex™ 7 F-tile IP ทั้งหมดหากคุณใช้ชุดเครื่องมือพัฒนา Agilex™ 7 FPGA I-Series Transceiver-SoC การออกแบบของคุณใช้นาฬิกา Si5332 OUT1 และความถี่เริ่มต้น 166.66 MHz ต้องเปลี่ยน
เพื่อหลีกเลี่ยงปัญหานี้ คุณควร หลีกเลี่ยงการ ตั้งค่าความถี่ Si5332 OUT1 โดยตรงโดยใช้ปุ่ม "ตั้งค่า" คุณต้องใช้ปุ่ม "นําเข้า" เพื่อตั้งค่าความถี่สัญญาณนาฬิกา Si5332 OUT1 อย่างถูกต้อง
ซอฟต์แวร์ ClockBuilder Pro สามารถส่งออกฟังก์ชันการนําเข้าของไฟล์ TXT ได้ ตัวอย่าง โครงการ si5332 และ ไฟล์ si5332-project.txt ถูกแนบเพื่อใช้อ้างอิง
ปัญหานี้จะได้รับการแก้ไขในรุ่นอนาคตของซอฟต์แวร์ Quartus® Prime Pro Edition