ทําไมขั้นตอน Intel® Quartus® Prime Pro, Support Logic Generation ล้มเหลวในการออกแบบที่มีหลายอินสแตนซ์ของ F-Tile Ethernet Multirate Intel® FPGA IP เมื่อเลือกตัวเลือก เปิดใช้งานเอาต์พุตสัญญาณนาฬิกา CDR เฉพาะ

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้