ทําไมฉันถึงเห็นข้อผิดพลาดบิตที่ด้านข้าง TX ของ F-Tile PMA/FEC Direct PHY Intel® FPGA IP รุ่นเมื่อกําหนดค่าสําหรับโหมด 100G-4 PMA Direct บนตัวรับส่งสัญญาณ FGT

เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 23.1 ถึง 23.3 คุณอาจพบข้อผิดพลาดบิตที่ด้าน TX ของ F-Tile PMA/FEC Direct PHY Intel® FPGA IP Variant ของคุณเมื่อกําหนดค่าสําหรับโหมด 100G-4 PMA Direct บนตัวรับส่งสัญญาณ FGT หากตัวแปรวางทางกายภาพบน F-tile เพื่อให้ใช้ 200G Hard IP ของ F-tile

ปัญหานี้ไม่เกิดขึ้นกับตัวแปรโดยตรงของ 100G-4 FEC หรือตัวแปรอื่น ๆ โดยไม่คํานึงถึงอัตราหรือโหมด
เพื่อพิจารณาว่าตัวแปรโดยตรง 100G-4 PMA ของคุณใช้ 200G Hard IP ของ F-tile หรือไม่ ให้ทําตามขั้นตอนต่อไปนี้:

1. ) เปิด <project_name>.tlg.rpt
2. ) ค้นหาช่องสัญญาณส่งของคุณและตรวจสอบว่าวางไว้ใน 200G Hard IP ของ tile หรือไม่

ตัวอย่างเช่น:
-- BB_F_EHIP_TX
u0|ตัวอย่าง|dphy_hip_inst|persystem[0].perehip_tx[0].tx_ehip.x_bb_f_ehip_tx

--สถาน; z1577b_x393_y0_n0. ehip200g_st_x2_0_tx

เพื่อหลีกเลี่ยงปัญหานี้ ให้อ่านและเขียนต่อไปนี้บนบัส "reconfig_pdp" ของ IP:

1. ) อ่าน 0x6000 รีจิสเตอร์สําหรับช่องสัญญาณทั้งหมด (4) ช่องสัญญาณของตัวแปร 100G
2. ) บิตการเขียน [6:3] ของการลงทะเบียนไปยัง 4'b0010 ปล่อยให้บิตที่เหลืออยู่ของรีจิสเตอร์ไม่เปลี่ยนแปลง

ตัวอย่างเช่น หากการลงทะเบียน 0x6000 อ่าน 0x00380080 ย้อนกลับ ให้เขียนรีจิสเตอร์นี้ด้วยค่า 0x00380090 ดังแสดงด้านล่าง

% reg_write 0x06000 0x00380090
% reg_write 0x16000 0x00380090
% reg_write 0x26000 0x00380090
% reg_write 0x36000 0x00380090

ปัญหานี้ถูกกําหนดให้ได้รับการแก้ไขในรุ่นอนาคตของซอฟต์แวร์ Intel® Quartus® Prime Pro Edition