คำอธิบาย
คุณอาจเห็นข้อผิดพลาดนี้ในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เมื่อรวบรวมการออกแบบที่ใช้พาร์ทิชั่นการออกแบบและอินเทอร์เฟซ SystemVerilog
ปัญหาเกิดขึ้นเมื่อเงื่อนไขต่อไปนี้เป็นจริง
- โมดูลพาร์ติชั่นการออกแบบจะเข้าถึงสมาชิกภายในของอินเทอร์เฟซ SystemVerilog โดยตรง
- อินเทอร์เฟซ SystemVerilog สร้างอินสแตนซ์นอกพาร์ติชั่นการออกแบบ
- อินเทอร์เฟซ SystemVerilog ไม่ได้ใช้ modport เพื่อกําหนดทิศทางของการเข้าถึงข้ามขอบเขตพาร์ติชั่น
ไม่รองรับการใช้พาร์ติชั่นการออกแบบบนขอบเขตโมดูลที่ใช้อินเทอร์เฟซ SystemVerilog โดยไม่ระบุทิศทางของพอร์ตทั้งหมดภายในอินเทอร์เฟซผ่าน modport
ความละเอียด
เพื่อหลีกเลี่ยงข้อผิดพลาดนี้ ให้ใช้การสร้างโมดพอร์ตเพื่อกําหนดทิศทางของสัญญาณทั้งหมดภายในอินเตอร์เฟซอย่างชัดแจ้งทั่วขอบเขตพาร์ติชั่น