คำอธิบาย
เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition คุณอาจเห็นว่ารหัสต่อไปนี้ไม่ได้ดําเนินการอย่างถูกต้อง
example_process : กระบวนการ (clk)
เริ่ม ต้น
หาก rising_edge(clk) แล้ว
signal_1 <= input_a;
signal_1 <= input_b เมื่อ select_signal;
สิ้นสุดถ้า;
example_process สิ้นสุดกระบวนการ
นี่ควรสร้าง mux ที่ลงทะเบียน แต่สร้างรีจิสเตอร์ที่ input_b เชื่อมต่อกับอินพุต D และ select_signal ใช้เป็นเปิดใช้งานแทน
รหัสนี้ใช้ได้เฉพาะใน VHDL-2008 เท่านั้น
ความละเอียด
เมื่อต้องการหลีกเลี่ยงปัญหานี้ ให้ใช้โค้ดนี้แทน
example_process : กระบวนการ (clk)
เริ่ม ต้น
หาก rising_edge(clk) แล้ว
signal_1 <= input_b เมื่อ select_signal อื่น input_a
สิ้นสุดถ้า;
example_process สิ้นสุดกระบวนการ