เมื่อใช้ F-Tile Avalon® Streaming Intel® FPGA IP สําหรับตัวอย่างการออกแบบ PCI Express* ให้ใช้ข้อจํากัดต่อไปนี้:
ตัวอย่างงานออกแบบ PIO:
สําหรับตัวอย่างการออกแบบ PIO นี้ จะไม่มีการสนับสนุนสําหรับแพ็กเก็ต TLP แบบย้อนกลับจากโปรเซสเซอร์โฮสต์
ตัวอย่างการออกแบบมีวัตถุประสงค์เพื่อจัดการกับคําแนะนําในการอ่านอย่างง่ายตามคําสั่ง TLP ทรานแซคชัน TLP ของคําขอเขียนหน่วยความจํา (MWr) และเขียนข้อมูลไปยังอุปกรณ์ MEM สําหรับธุรกรรม TLP ของคําขออ่านหน่วยความจํา (MRd) การออกแบบจะอ่านข้อมูลจากอุปกรณ์ MEM และส่งคืนให้เสร็จสิ้นด้วยข้อมูล (CplD)
หมายเหตุ: ตัวอย่างการออกแบบนี้ไม่รวมถึงคุณสมบัติทั้งหมดของ F-Tile Avalon® Streaming Intel® FPGA IP สําหรับ PCI Express* ดังนั้นจึงไม่เหมาะสําหรับการอ้างอิงการออกแบบของลูกค้า
ตัวอย่างการออกแบบ SR-IOV:
สําหรับตัวอย่างการออกแบบ SR-IOV เราไม่รองรับแพ็กเก็ต TLP แบบแบ็คอัพจากโปรเซสเซอร์โฮสต์
การออกแบบมีวัตถุประสงค์เพื่อจัดการกับคําแนะนําการอ่าน-เขียนอย่างง่ายตามคําสั่ง TLP ทรานแซคชัน TLP ของคําขอเขียนหน่วยความจํา (MWr) และเขียนข้อมูลไปยังพื้นที่หน่วยความจํา RAM ที่กําหนด สําหรับทรานแซคชัน TLP ของคําขออ่านหน่วยความจํา (MRd) การออกแบบจะอ่านข้อมูลจากพื้นที่หน่วยความจํา RAM และส่งคืนให้เสร็จสิ้นด้วยข้อมูล (CPLD)
ไม่มีคําขออัปสตรีมจากแอป SR-IOV ข้อมูลและที่อยู่ที่ร้องขอเพื่อเข้าถึงแอป SR-IOV ต้องสอดคล้องกับ DW การถ่ายโอนข้อมูลสูงสุดคือ 128 บิต
ขีดความสามารถของตัวอย่างการออกแบบ F-Tile Avalon® Streaming Intel® FPGA IP สําหรับ PCI Express* ไม่ได้รับการกําหนดเวลาให้ปรับปรุง