ID บทความ: 000096577 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 29/11/2023

ทําไม eCPRI Intel® FPGA IP รีเซ็ตขั้วกลับหัวใน Platform Designer

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • Intel® CPRI
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาใน eCPRI Intel® FPGA IP เวอร์ชั่น 2.0.4 และรุ่นก่อนหน้า ทําให้การแมปสัญญาณการรีเซ็ตอินพุตเป็นขั้วที่ไม่ถูกต้องเมื่อสร้างอินสแตนซ์ใน Platform Designer อินพุตรีเซ็ตเป็น eCPRI Intel® FPGA IP ทํางานต่ํา Platform Designer ควรแมปประเภทสัญญาณเป็น "reset_n" โดยอัตโนมัติแทนที่จะรีเซ็ต

    ความละเอียด

    เมื่อต้องการหลีกเลี่ยงปัญหานี้ ให้ทําตามขั้นตอนต่อไปนี้:

    1)ของเปิดไฟล์ ecpri_interface.tcl ที่มีอยู่ที่<quartus_instalation_dir>/ip/altera_cloud/ecpri/ecpri_hw_tcl/ของ

    2)ของ ค้นหา และ แทนที่ บรรทัดต่อไปนี้:

    จาก อินพุตรีเซ็ต add_interface_port $port_name $port_name รีเซ็ต 1
    ไปยัง add_interface_port $port_name $port_name reset_n input 1

    ปัญหานี้ได้รับการแก้ไขแล้วตั้งแต่เวอร์ชัน 23.3 ของ eCPRI Intel® FPGA IP webcore

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 9 ผลิตภัณฑ์

    เอฟพีจีเอ Intel® Stratix® 10 DX
    Intel® Stratix® 10 GX FPGA
    Intel® Stratix® 10 MX FPGA
    เอฟพีจีเอ Intel® Stratix® 10 NX
    Intel® Stratix® 10 SX SoC FPGA
    Intel® Stratix® 10 TX FPGA
    เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7 F-ซีรีส์
    เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7 I-ซีรีส์
    Intel® Arria® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้