เนื่องจากปัญหาในเว็บคอร์ F-Tile CPRI FPGA IP เวอร์ชัน 23.2 คุณอาจเห็นความล้มเหลวขณะสร้างไฟล์ในโฟลเดอร์ "support_logic" ที่มีตัวอย่างการออกแบบการจําลอง IP FPGA F-Tile CPRI ในขณะที่รันโฟลว์ Quartus® Tile Logic Generation (QTLG) ในตัวอย่างการจําลอง F-Tile CPRI FPGA IP หลายครั้ง
หากต้องการแก้ไขปัญหานี้ในตัวอย่างการออกแบบตัวอย่างการจําลอง F-Tile CPRI FPGA IP เวอร์ชัน 23.2 ให้ทําตามขั้นตอนด้านล่าง
1. ปรับเปลี่ยนไฟล์ "cpri_ii_0_testbench/ip_components/tb_top.qsf" โดยแสดงความคิดเห็นในบรรทัดดังแสดงด้านล่าง:
#set_global_assignment -ชื่อ SYSTEMVERILOG_FILE support_logic/tb_top_auto_tiles.sv
2. ปรับเปลี่ยนไฟล์ "cpri_ii_0_testbench/testbench/tb_top.sv" โดยแนะนําเงื่อนไขคําจํากัดความต่อไปนี้สําหรับ "tb_top_auto_tiles tb_top_auto_tiles ()":
'ifndef ALTERA_RESERVED_QIS // Code ที่ไม่รวมสําหรับ Quartus Synthesis
tb_top_auto_tiles tb_top_auto_tiles ();
'Endif
3. ดําเนินการตามคําสั่งที่ระบุ ได้แก่ "quartus_ipgenerate" และ "quartus_tlg" ตามที่ระบุไว้ในหัวข้อ 2.8 ของคู่มือผู้ใช้"
การแก้ไขปัญหานี้ไม่จําเป็นเมื่อผู้ใช้ไม่ได้สร้างการออกแบบตัวอย่างการจําลองการออกแบบ F-Tile CPRI FPGA IP สําหรับ CPRI FPGA IP ด้วยอุปกรณ์ Agilex™ F-Tile
ปัญหานี้ถูกกําหนดให้ได้รับการแก้ไขในการเปิดตัว F-Tile CPRI PHY FPGA IP ในอนาคต