ID บทความ: 000096389 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 15/04/2024

สามารถปรับปรุง Slack เวลาการตั้งค่าใน DCFIFO ที่ใช้ใน RAM พอร์ตคู่จริง (TDP) จําลองโดยลดความลึกของ DCFIFO เมื่อใช้อุปกรณ์ Stratix® 10 หรือไม่

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ใช่ คุณอาจเห็นการละเมิดเวลาการตั้งค่าหลายรายการใน DCFIFO ที่ใช้ใน RAM พอร์ตคู่จริง (TDP) จําลองเมื่อใช้อุปกรณ์ Stratix® 10

    การละเมิดเวลาของการติดตั้งอาจพบได้จากโหนดดังต่อไปนี้:

    • <เส้นทางไปยังอินสแตนซ์ TDP RAM จําลองของคุณ>|ram_2port_0|fifo_wrapper_in|dcfifo_in|dcfifo_component|auto_generated|rdptr_g[<หมายเลข>]
    • <เส้นทางไปยังอินสแตนซ์ TDP RAM จําลองของคุณ>|ram_2port_0|fifo_wrapper_out|dcfifo_out|dcfifo_component|auto_generated|ws_dgrp|dffpipe1|dffe3a[<number>]

    สามารถปรับปรุง slack เวลาการตั้งค่าเหล่านั้นได้โดยการลดความลึกของ DCFIFO โดยใช้คําแนะนําที่แสดงในความละเอียดด้านล่าง

    ความละเอียด

    เพื่อลดความลึกของ DCFIFO ใน RAM TDP จําลอง ให้ใช้ขั้นตอนต่อไปนี้

    1. แสดงแท็บ ลําดับชั้น ในตัวนําทางโครงการบน Quartus® Prime Pro Edition
    2. ขยาย ลําดับชั้นการออกแบบของคุณและค้นหาอินสแตนซ์ต่อไปนี้ภายใต้อินสแตนซ์ TDP RAM จําลอง
      - ram_2port_0 > fifo_wrapper_in > dcfifo_in
      - ram_2port_0 > fifo_wrapper_out > dcfifo_out
    3. จดจําชื่อเอนทิตีของอินสแตนซ์ dcfifo_in และอินสแตนซ์ dcfifo_out
      ในรูปตัวอย่างต่อไปนี้ โปรดจดจําชื่อของเอนทิตี้ที่อยู่ภายในสี่เหลี่ยมสีเหลือง
      - "ram2p_fifo_1910_sno4eky" สําหรับอินสแตนซ์ dcfifo_in
      - "ram2p_fifo_1910_3zzux5y" สําหรับอินสแตนซ์ dcfifo_out

      Image-1
    4. ไปที่แท็บ แฟ้ม ของตัวนําทางโครงการ
    5. ขยาย ไฟล์ ip ของ TDP RAM จําลอง และค้นหา<ชื่อเอนทิตีของ dcfifo_in>.v และ <ชื่อเอนทิตีของ dcfifo_out>.v.
      ในรูปตัวอย่างต่อไปนี้ของแท็บไฟล์ไฟล์แนบด้วยรูปสี่เหลี่ยมสีเหลืองจะถูกแก้ไข
      image-2
    6. เปิด <ชื่อเอนทิตีของ dcfifo_in>.v.
    7. ค้นหาพารามิเตอร์ต่อไปนี้ในการประกาศ defparam
      - dcfifo_component.lpm_numwords = หมายเลข <lpm_numwords>
      - dcfifo_component.lpm_widthu = หมายเลข <lpm_widthu>

    8. เปลี่ยน dcfifo_component.lpm_numwords และ dcfifo_component.lpm_widthu
      - dcfifo_component.lpm_numwords ต้องมากกว่าอัตราส่วนความถี่นาฬิกา B (นาฬิกาเร็ว) หารด้วยนาฬิกา A (นาฬิกาช้า) ของ TDP RAM IP จําลอง
      - dcfifo_component.lpm_numwords ต้องมากกว่า 4
      - dcfifo_component.lpm_numwords ต้องเป็น 2^dcfifo_component.lpm_widthu
      ตัวอย่างเช่น
      - หากอัตราส่วนความถี่สัญญาณนาฬิกา B/ความถี่สัญญาณนาฬิกาเป็น 5 ความถี่ต่ําสุด dcfifo_component.lpm_numword ต้องเป็น 8 (2^3)
      - หาก dcfifo_component.lpm_numword เป็น 8 (2^3), dcfifo_component.lpm_widthu คือ 3
    9. บันทึกไฟล์
    10. เปิด <ชื่อเอนทิตีของ dcfifo_out>.v และ ทําซ้ํา ขั้นตอนที่ 7 ถึง 9

    โปรดทราบว่าหาก IP TDP RAM จําลองถูกสร้างขึ้นใหม่ ไฟล์ข้างต้นจะถูกสร้างใหม่และพารามิเตอร์จะถูกคืนค่าเป็นตัวเลขเริ่มต้นด้วย

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้