ID บทความ: 000096286 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 17/04/2024

ทําไมการออกแบบตัวรับส่งสัญญาณ F-Tile FHT ล้มเหลวในขั้นตอน "Support Logic Generation" เมื่อพารามิเตอร์ "เลือกเลน FHT Refclk Source" ถูกตั้งค่าเป็น "REF_TO_GND" เป็นค่าเริ่มต้น

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.2 คุณอาจเห็นความล้มเหลวในขั้นตอน "Support Logic Generation" เมื่อพารามิเตอร์ ต้นทาง Refclk Select FHT Lane PLL ถูกตั้งค่าเป็น REF_TO_GND เป็นค่าเริ่มต้น

    ความละเอียด

    เมื่อต้องการหลีกเลี่ยงปัญหานี้ในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.2 เลือกแหล่ง FHT Lane PLL refclk ไปยัง PLL_100_MHZ หรือ PLL_156_MHZ

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้