เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 23.2 คุณจะเห็นข้อความแสดงข้อผิดพลาดที่เห็นด้านล่างเมื่อใช้ M18x19_systolic กับ Preadder และ Coefficient Verilog HDL เท็มเพลตภาษา
ข้อผิดพลาด Verilog HDL ที่ชื่อไฟล์ <template>.v(46): ศูนย์หรือค่าลบสําหรับขนาด
หากต้องการหลีกเลี่ยงปัญหานี้ในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 23.2 ให้ทําตามขั้นตอนด้านล่าง:
แก้ไข RTL ในเทมเพลตภาษา Intel® Quartus® Prime Pro - คุณสมบัติ DSP สําหรับอุปกรณ์ 20 นาโนเมตร - M18x19_systolic ด้วย Preadder และ Coefficient:
จาก:
ลงนามแล้ว [COEF_WIDTH-1:0] c4_coef [0];
ถึง:
ลงนามใน reg แล้ว [COEF_WIDTH-1:0] c4_coef[0:0];
หรือ:
ลงนามแล้ว [COEF_WIDTH-1:0] c4_coef;
ปัญหานี้ได้รับการแก้ไขแล้วตั้งแต่ในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 23.3