คำอธิบาย
เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 23.2 และรุ่นก่อนหน้า คุณอาจสังเกตเห็นเวลาบูทแพลตฟอร์มที่ยาวนานขึ้นหลังจากกําหนดค่าด้วยภาพต่อพ่วง CVP เมื่อใช้ R-tile สําหรับโหมด PCIe ทั้งหมด (ยกเว้นโหมด x16) ใน Intel Agilex® 7 FPGAs เวลาบูทเครื่องแบบหน่วงเวลาอาจแตกต่างกันไปขึ้นอยู่กับการจัดการการแจกแจงพอร์ต พอร์ต non-CVP ไม่สามารถแจงนับได้ แต่ปัญหานี้ไม่ส่งผลกระทบต่อการกําหนดค่าผ่านโปรโตคอล (CVP) เนื่องจากแจงนับพอร์ต 0
ความละเอียด
เพื่อหลีกเลี่ยงปัญหานี้ คุณสามารถกําหนดค่า FPGA ด้วยภาพคอร์ CVP (.core.rbf)
ปัญหานี้วางแผนที่จะได้รับการแก้ไขในรุ่นอนาคตของซอฟต์แวร์ Intel® Quartus® Prime Pro Edition