คำอธิบาย
เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.2 และรุ่นก่อนหน้า คุณอาจเห็นข้อผิดพลาดนี้ระหว่างขั้นตอนการจัดวาง fitter เมื่อกําหนดเป้าหมาย Agilex™ 7 I-ซีรีส์ และ FPGAs M-ซีรีส์ โดยใช้ R-Tile FPGA IP สําหรับ Compute Express Link* (CXL*) ข้อผิดพลาดนี้เกิดขึ้นเมื่อสัญญาณ nPERST เชื่อมต่อกับ FPGA Soft Logic Fabric ลอจิกในคอร์ต้องถูกขับเคลื่อนด้วยสัญญาณอื่น
ความละเอียด
หากต้องการหลีกเลี่ยงปัญหานี้ แก้ไขการออกแบบเพื่อทําให้พิน nPERST เป็นไดรฟ์ R-Tile PCIe* IP เท่านั้น
ปัญหานี้ได้รับการแก้ไขแล้วเริ่มต้นด้วยซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.3