ID บทความ: 000096008 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 27/05/2024

ทําไมฉันถึงเห็นข้อผิดพลาดของตัวรับและการหมดเวลาตัวจับเวลาซ้ําจากการออกแบบของฉันด้วย F-Tile Avalon® Streaming FPGA IP สําหรับ PCI Express* บนฮาร์ดแวร์

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.2 เมื่อคุณทําการปิดใช้งานลิงก์ การรีเซ็ตร้อน การทําอีควอไลเซอร์ซ้ํา หรือการเปลี่ยนความเร็ว (ที่ Gen 4 และ Gen 3) มีโอกาสที่จะทํางานเป็นข้อผิดพลาดของผู้รับ
    การหมดเวลาของตัวจับเวลาซ้ําอาจสังเกตเห็นได้เมื่อทําการเปลี่ยนแปลงสถานะการเชื่อมต่อ L0 และ L1 โดยวิธีการจัดการพลังงาน

    ความละเอียด

    ข้อผิดพลาดตัวรับและการหมดเวลาของตัวจับเวลาซ้ําเป็นข้อผิดพลาดที่ได้รับอนุญาตจากข้อมูลจําเพาะ PCI Express®

    การเกิดขึ้นถูกจํากัดในระหว่างการดําเนินการเชื่อมโยงตามที่อธิบายไว้ข้างต้น

    ปัญหานี้ได้รับการแก้ไขโดยเริ่มด้วยซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.4.1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้