คำอธิบาย
เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.2 ตัวอย่างการออกแบบ 200GE หรือ 400GE F-Tile Ethernet FPGA Hard IP จะไม่ทํางานในขั้นตอนการคอมไพล์ Support Logic Generation เมื่อตั้งค่าพารามิเตอร์ Stop TX เมื่อพาร์ทเนอร์ลิงค์ส่งพารามิเตอร์ PAUSE ตั้งค่าเป็น ใช่
ความละเอียด
หากต้องการแก้ไขปัญหานี้ ให้ทําตามขั้นตอนด้านล่าง:
- ค้นหาและเปิดไฟล์ eth_f_hw_ip_top.sv ที่อยู่ในไดเรกทอรี <design_example_name>/hardware_test_design/common/
- ลบพอร์ต i_tx_pfc และ o_rx_pfc ที่อยู่ในอินสแตนซ์ dut
- บันทึกไฟล์ eth_f_hw_ip_top.sv ที่ ปรับเปลี่ยน
- คอมไพล์ตัวอย่างการออกแบบใหม่
ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.3