ข้อผิดพลาดภายใน: ระบบย่อย: EPEO, ไฟล์: /quartus/power/epeo/epeo_writer2.cpp, บรรทัด: <number></number>

เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.2 และรุ่นก่อนหน้า คุณอาจเห็นข้อผิดพลาดภายในนี้เมื่อ Power Analyzer ดําเนินการในอุปกรณ์ Agilex™ 7 ข้อผิดพลาดเกิดจากคําอธิบายข้อจํากัดการออกแบบ Synopsis (SDC) ที่ไม่เหมาะสมสําหรับ FPGA IP รีลีสรีเซ็ต

บรรทัด: <number> ในข้อความแสดงข้อผิดพลาดขึ้นอยู่กับเวอร์ชันของซอฟต์แวร์ Quartus® Prime Pro Edition

เมื่อใช้เวอร์ชัน 22.4 และรุ่นก่อนหน้า หมายถึง บรรทัด: 201

เมื่อใช้เวอร์ชัน 23.1 และใหม่กว่า คือ บรรทัด: 183

เมื่อต้องการหลีกเลี่ยงข้อผิดพลาด เอาแฟ้ม SDC ต่อไปนี้ออกจากรายการแฟ้ม SDC แฟ้มสําหรับตัววิเคราะห์การกําหนดเวลา ก่อนดําเนินการตัววิเคราะห์พลังงาน

• reset_release/altera_s10_user_rst_clkgate_<number>/synth/altera_s10_user_rst_clkgate_fm.sdc

โปรดทราบว่า <number> ในเส้นทางไฟล์ขึ้นอยู่กับเวอร์ชันซอฟต์แวร์ Quartus® Prime Pro Edition

เมื่อต้องการแยกแฟ้ม SDC ข้างต้นออกจากตัววิเคราะห์การกําหนดเวลา ให้ใช้ขั้นตอนต่อไปนี้

1. เปิดหน้าต่างการตั้งค่า
2. เลือก ตัววิเคราะห์การกําหนดเวลา ในแผงประเภทของหน้าต่างการตั้งค่า
3. ลบ <พาธที่เกี่ยวข้องจากไดเรกทอรีโครงการ>/reset_release.ip จากรายการไฟล์ SDC ที่จะรวมอยู่ในโครงการ

ปัญหานี้จะได้รับการแก้ไขในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชันในอนาคต