คำอธิบาย
เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.2 และรุ่นก่อนหน้า คุณอาจเห็นว่าตัวแสดงเครือข่ายนาฬิกาใน Timing Analyzer แสดงสัญญาณข้อมูลบางอย่างเป็นนาฬิกาพื้นฐานไม่ถูกต้อง
ปัญหานี้เกิดขึ้นเมื่อ Timing Analyzer ตรวจพบข้อจํากัด SDC ที่กําหนดนาฬิกาที่พัดลมออกไปยังพอร์ตข้อมูลและนาฬิกา สิ่งสําคัญคือต้องทราบว่าพฤติกรรมนี้ไม่ส่งผลกระทบต่อการวิเคราะห์การกําหนดเวลาของเส้นทางที่เกี่ยวข้อง
ปัญหานี้มีผลต่ออุปกรณ์ Stratix® 10 FPGA เท่านั้น
ความละเอียด
คุณสามารถละเว้นนาฬิกาที่มาจากพินข้อมูลตามที่รายงานใน Clock Network Viewer