ID บทความ: 000095755 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 28/07/2023

ทําไมข้อผิดพลาดความแม่นยําของ Timestamp ของการออกแบบ PTP ที่ใช้ 25G Ethernet Intel® Stratix® 10 FPGA IP จึงสูงกว่าที่คาดไว้

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® Ethernet MAC 25-Gbps ความหน่วงแฝงต่ำและ PHY Function IP-25GEUMACPHY
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 22.4 การออกแบบ PTP โดยใช้อีเธอร์เน็ต 25G Intel® Stratix® 10 FPGA IP อาจสังเกตเห็นค่าข้อผิดพลาดของ Timestamp ที่สูงขึ้นทั้งในการจําลองและฮาร์ดแวร์

    ปัญหานี้จะส่งผลกระทบต่ออัตรา 10G และ 25G

    ความละเอียด

    เพื่อหลีกเลี่ยงปัญหานี้ในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition v22.4 ชดเชยข้อผิดพลาดความแม่นยําของ Timestamp โดยเพิ่มค่าต่อไปนี้ที่ด้านบนของค่าความหน่วงแฝง RX PMA ที่ได้รับการกําหนดค่าใน0xB06 Egister CSR r (RX_PTP_PMA_LATENCY):

    - โหมด 25G: เพิ่ม 2.56ns (หนึ่ง clk_rxmac รอบนาฬิกา)

    - โหมด 10G: เพิ่ม 6.4ns (หนึ่ง clk_rxmac รอบนาฬิกา)

    ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 23.1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้