คำอธิบาย
เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.2 สัญญาณส่งออก refclk_fgt_enabled_[n] บนนาฬิกา F-Tile Reference and System PLL FPGA IP จะเป็น 1'b0 เสมอเมื่อคุณเปิดใช้งานโหมดจอภาพโดยการตั้งค่า en_refclk_fgt_[n][1..0] เป็น 2'b11 สัญญาณ refclk_fgt_enabled_[n] จะทํางานเฉพาะเมื่อสัญญาณ en_refclk_fgt_[n] ถูกตั้งค่าเป็น 2'b00 (ปิดใช้งาน REFCLK) หรือ 2'b01 (เปิดใช้งาน REFCLK)
ความละเอียด
คุณไม่ควรตั้งค่าสัญญาณ en_refclk_fgt_[n][1..0] เป็น 2'b11 หากคุณต้องการตรวจสอบสถานะของนาฬิกาอ้างอิงตัวรับส่งสัญญาณ F-Tile FGT ของคุณ คุณสามารถอนุมานสิ่งนี้ได้โดยการตรวจสอบสัญญาณ tx_pll_locked ของ F-Tile PMA/FEC Direct PHY FPGA IP
ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 23.3