ทําไมตัวอย่างการออกแบบสําหรับตัวแปร F-Tile ที่พอร์ต FHT เปิดใช้งานภายในระบบย่อย Ethernet Intel® FPGA IP ทํางานไม่ถูกต้องเมื่อกําหนดเป้าหมายไปยังชุดเครื่องมือพัฒนา SoC ตัวรับส่งสัญญาณ 7FPGA I-ซีรีส์ Intel Agilex® (4x F-Tile)

เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 23.2 ตัวอย่างการออกแบบสําหรับตัวแปร F-Tile ที่มีพอร์ต FHT ที่เปิดใช้งานภายในระบบย่อย Ethernet Intel® FPGA IP จะทํางานล้มเหลวเมื่อมุ่งเป้าไปที่ Intel Agilex® 7 FPGA I-Series Transceiver-SoC Development Kit (4x F-Tile)

หากต้องการแก้ไขปัญหานี้ ให้ทําตามขั้นตอนที่แสดงด้านล่าง:
1.) เปิดไฟล์ hw_hssi_ss_f_top.qsf ที่พบในชื่อโครงการออกแบบ <example>/hardware_test_design ไดเรกทอรี
2.) เปลี่ยน การกําหนดพินสําหรับ i_clk_ref[0] ดังนี้:

จาก: set_location_assignment PIN_R14 -to i_clk_ref[0]

TO: set_location_assignment PIN_P13 -to i_clk_ref[0]

3.) คอมไพล์โครงการของคุณใหม่ในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition
4.) ใช้ Clock Controller GUI ของชุดพัฒนาเพื่อตั้งค่า Si5394 (U118), OUT3 เป็น 156.25MHz
5.) เขียนโปรแกรมโครงการของคุณลงในชุดพัฒนา

ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 23.3