ในส่วนของการกําหนดค่าอุปกรณ์ด้วยบิตสตรีมที่บีบอัด ให้ดู ตารางที่ 57 ในตารางข้อมูลอุปกรณ์ Cyclone® V FPGA ซึ่งระบุการลดความถี่นาฬิกาที่จําเป็น
เวลากําหนดค่า FPP จะขึ้นอยู่กับ DCLK ต่ออัตราส่วนข้อมูลและเปอร์เซ็นต์การบีบอัด
ตัวอย่างต่อไปนี้แสดงวิธีง่ายๆ ในการคํานวณเวลากําหนดค่าสําหรับการบีบอัดและไฟล์ที่ไม่ได้บีบอัด:
พูดได้ว่าไม่มีไฟล์บีบอัด 100%, อัตราส่วน = 1, เวลากําหนดค่า = 100*1 = 100 นาฬิกา
สําหรับไฟล์บีบอัด 50%, อัตราส่วน = 4, เวลากําหนดค่า = 50*4 = 200 นาฬิกา (การบีบอัด 50% ใช้เวลากําหนดค่าสองเท่ากว่าไม่มีการบีบอัด)
สําหรับไฟล์บีบอัด 25% อัตราส่วน = 4 เวลากําหนดค่า = 25*4 = 100 นาฬิกา (เวลากําหนดค่าเดียวกันโดยไม่มีการบีบอัด)
โดยสรุปแล้ว คุณจะต้องบีบอัด<25% เพื่อให้ได้เวลาในการกําหนดค่าที่น้อยกว่าโดยไม่มีไฟล์บีบอัดสําหรับ FPP กว้าง 16 บิต
สําหรับโหมด AS Cyclone® V FPGAs ไม่มีอัตราส่วน DCLK เป็น DATA คุณสามารถคํานวณตามขนาดไฟล์โดยการตรวจสอบ nSTATUS สูงถึง CONF_DONE เพื่อเปรียบเทียบระหว่างบิตสตรีมที่บีบอัดและไม่มีการบีบอัด