คุณอาจเห็นข้อความเตือนสําคัญ Intel® Quartus® Tile Logic Generation ดังนี้ในอุปกรณ์ Intel Agilex® 7 ของคุณที่มีตัวรับส่งสัญญาณ F-Tile เมื่อใช้ซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 23.1
คําเตือนที่สําคัญ(23469): Block <path>|x_bb_f_ux_tx ไม่ได้ตั้งค่าพารามิเตอร์ต่อไปนี้
ข้อมูล(23470): พารามิเตอร์ txeq_main_tap
ข้อมูล(23470): พารามิเตอร์ txeq_post_tap_1
ข้อมูล(23470): พารามิเตอร์ txeq_pre_tap_1
ข้อมูล(23470): พารามิเตอร์ txeq_pre_tap_2
คําเตือนที่สําคัญ(23469): Block <path>|x_bb_f_ux_rx ไม่ได้ตั้งค่าพารามิเตอร์ต่อไปนี้
ข้อมูล(23470): พารามิเตอร์ rxeq_dfe_data_tap_1
ข้อมูล(23470): พารามิเตอร์ rxeq_hf_boost
ข้อมูล(23470): พารามิเตอร์ rxeq_vga_gain
ในการลบคําเตือนของตัวส่งสัญญาณ คุณควรเพิ่มข้อจํากัดไฟล์การตั้งค่า Quartus (QSF) ตามข้อกําหนดการสูญเสียของช่อง ตัวอย่างเช่น คุณอาจใส่:
set_instance_assignment -name HSSI_PARAMETER "txeq_main_tap=35" -to <pin_name>
set_instance_assignment -name HSSI_PARAMETER "txeq_pre_tap_1=5" -to <pin_name>
set_instance_assignment -name HSSI_PARAMETER "txeq_pre_tap_2=0" -to <pin_name>
set_instance_assignment -name HSSI_PARAMETER "txeq_post_tap_1=0" -to <pin_name>
IP ตัวรับส่งสัญญาณ Intel F-Tile ส่วนใหญ่เช่นที่ระบุไว้ด้านล่างใช้การปรับใช้ RX แบบอัตโนมัติ ในกรณีนี้คุณสามารถละเลย rxeq_dfe_data_tap_1 rxeq_hf_boost และ rxeq_vga_gain คําเตือนที่สําคัญซึ่งใช้สําหรับการปรับสมดุล RX ด้วยตนเอง หากคุณต้องการลบคําเตือนที่สําคัญเหล่านี้ คุณสามารถเพิ่มการบ้านของ QSF ตามตารางด้านล่างซึ่งถูกกําหนดจากตัวอย่างการออกแบบ Intel IP ในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 23.1
| rxeq_dfe_data_tap_1 | rxeq_hf_boost | rxeq_vga_gain | |
| IP ฮาร์ดเอฟพีจีเอ IntelFPGA F-Tile Ethernet | 0 | 0 | 60 |
| เอฟ-ไทล์ JESD204C Intel FPGA IP | 0 | 0 | 60 |
| F-Tile Serial Lite IV Intel FPGA IP | 0 | 0 | 60 |
| F-Tile Interlaken Intel FPGA IP | 0 | 0 | 60 |
| F-Tile CPRI PHY Intel FPGA IP | 0 | 0 | 60 |
| ตัวอย่างการออกแบบมัลติเรต F-Tile PMA/FEC DirectPHY | 0 | 0 | 60 |
| ตัวอย่างการออกแบบมัลติเรต F-Tile Ethernet | 0 | 0 | 60 |
| ตัวอย่างการออกแบบมัลติเรต F-Tile CPRI | 0 | 0 | 60 |
| F-Tile HDMI Intel FPGA IP | 0 | 0 | 60 |
| F-Tile SDI II Intel FPGA IP | 0 | 0 | 60 |
| F-Tile DisplayPort Intel FPGA IP | 0 | 0 | 37 |
ตัวอย่างเช่น ข้อมูลต่อไปนี้จะถูกใช้สําหรับ Intel FPGA Hard IP F-Tile Ethernet
set_instance_assignment -name HSSI_PARAMETER "rxeq_dfe_data_tap_1=0" -to <pin_name>
set_instance_assignment -name HSSI_PARAMETER "rxeq_hf_boost=0" -to <pin_name>
set_instance_assignment -name HSSI_PARAMETER "rxeq_vga_gain=60" -to <pin_name>
คุณอาจเห็นข้อผิดพลาด Intel® Quartus® Tile Logic Generation (QTLG) หากคุณใช้ค่าที่แตกต่างจากตาราง
ปัญหานี้จะได้รับการแก้ไขในเวอร์ชันในอนาคตของซอฟต์แวร์ Intel® Quartus® Prime Pro Edition