คำอธิบาย
คุณอาจเห็นข้อความแสดงข้อผิดพลาดนี้ที่ ขั้นตอน Synthesis เมื่อการออกแบบใช้ ไฟล์ bdf เพื่อสร้างอินสแตนซ์ TILE IP หรือคุณไม่มีขั้นตอนการคอมไพล์การสร้างลอจิก Quartus® Tile
ความละเอียด
ไฟล์ .bdf ไม่ได้เป็นวิธีการที่รองรับการสร้างอินสแตนซ์ Tile IP
เพื่อหลีกเลี่ยงข้อผิดพลาดนี้ สร้างอินสแตนซ์ TILE IP โดยใช้ไฟล์ Verilog หรือ VHDL และรันขั้นตอนการคอมไพล์ Quartus® Tile Logic Generation